ＦＩＦＯ存储数据由其写使能控制信号ＷＥＮ（低电平有效）决定：当ＷＥＮ为低电平时，数据在每个写时钟信号ＷＣＬＫ的上升沿写入ＦＩＦＯ；当ＷＥＮ为高电平时，数据保持不变。因此，控制ＦＩＦＯ变速率接收数据即控制它的写使能信号ＷＥＮ为低电平的间隔变速率变化。如图５所示，在ＣＰＬＤ中由写时钟信号ＷＣＬＫ每隔Ｍ点二分频后、再调整占空比即可实现ＷＥＮ的时序信号。
ＣＰＬＤ对ＦＩＦＯ变速率接收采样数据的逻辑控制，用美国ＡＬＴＥＲＡ公司的软件ＭＵＸ＋ｐｌｕｓ ＩＩ可由三种方法实现：一是用计数器、分频器等画电路图实现；二是用ＶＨＤＬ语言或ＡＨＤＬ语言编程实现；三是输入时序波形文件实现。针对本系统而言，采取第二种方法较为简便，用ＶＨＤＬ语言编程实现的算法流程图如图６所示。
本文中Ａ／Ｄ转换器采用美国ＡＤ公司的ＡＤ６７８，它是一个１２ｂｉｔ的多用途Ａ／Ｄ转换器，内部包括采样保持器、微处理器接口、基准电压源和时钟驱动电路，具有高可靠性和低功耗等特性。
３．３ 由ＣＰＬＤ进行上升速率初判
目标信号幅度值从超过阈值起始点开始的一段时间内的上升速率是判断其能量范围的重要判据。因此电路中采用ＣＰＬＤ对Ａ／Ｄ采样的数据做初步判断。当目标信号上升速率满足设定要求时，产生上升速率触发信号，并与其它结果做符合判定；否则丢弃当前数据，等待下一次探测数据。
３．４ DSP和CPLD的空间瞬态光辐射信号实时探测研究DSP和CPLD的空间瞬态光辐射信号实时探测研究-单片机技术电子技术信息港
